IEC 60796-1:1990

NORME CEI
INTERNATIONALE IEC
60796-1
INTERNATIONAL
Première édition
STANDARD
First edition
1990-09
Bus système à microprocesseurs –
Données: 8 bits et 16 bits (MULTIBUS I)
Première partie:
Description fonctionnelle avec spécifications
électriques et chronologiques
Microprocessor system bus –
8-bit and 16-bit data (MULTIBUS I)
Part 1:
Functional description with electrical
and timing specifications
Numéro de référence
Reference number
IEC
CEI/IEC 60796-1: 1990
•
Numéros
des publications
Numbering
Depuis le 1er janvier 1997, les publications de la CEI
As from 1 January 1997 all IEC publications are
sont numérotées à partir de 60000.
issued with a designation in the 60000 series.
Publications
consolidées
Consolidated publications
Les versions consolidées de certaines publications de
Consolidated versions of some IEC publications
la CEI incorporant les amendements sont disponibles.
including amendments are available. For example,
Par exemple, les numéros d'édition 1.0, 1.1 et 1.2
edition numbers 1.0, 1.1 and 1.2 refer, respectively, to
indiquent respectivement la publication de base, la
the base publication, the base publication incor-
publication de base incorporant l'amendement 1, et la
porating amendment 1 and the base publication
publication de base incorporant les amendements
1 incorporating amendments 1 and 2.
et 2.
Validité de la présente publication
Validity of this publication
Le contenu technique des publications de la CEI est
The technical content of IEC publications is kept
constamment revu par la CEI afin qu'il reflète l'état under constant review by the IEC, thus ensuring that
actuel de la technique.
the content reflects current technology.
Des renseignements relatifs à la date de reconfir-
Information relating to the date of the reconfirmation
mation de la publication sont disponibles dans le
of the publication is available in the IEC catalogue.
Catalogue de la CEI.
Les renseignements relatifs à des questions à l'étude et
Information on the subjects under consideration and
des travaux en cours entrepris par le comité technique
work in progress undertaken by the technical
qui a établi cette publication, ainsi que la liste des
committee which has prepared this publication, as well
publications établies, se trouvent dans les documents ci-
as the list of publications issued, is to be found at the
dessous:
following IEC sources:
•
«Site web» de la CEI*
• IEC web site*
• Catalogue des publications de la CEI
Publié annuellement et mis à jour •
Catalogue of IEC publications
régulièrement
Published yearly with regular updates
(Catalogue en ligne)*
(On-line catalogue)*
•
Bulletin de la CEI •
IEC Bulletin
Disponible à la fois au «site web» de la CEI*
Available both at the IEC web site* and
et comme périodique imprimé
as a printed periodical
Terminologie, symboles graphiques
Terminology, graphical and letter
et littéraux
symbols
En ce qui concerne la terminologie générale, le lecteur
For general terminology, readers are referred to
se reportera à la CEI 60050:
Vocabulaire Électro- IEC 60050:
International Electrotechnical Vocabulary
technique International
(VEI). (IEV).
Pour les symboles graphiques, les symboles littéraux
For graphical symbols, and letter symbols and signs
et les signes d'usage général approuvés par la CEI, le
approved by the IEC for general use, readers are
lecteur consultera la CEI 60027:
Symboles littéraux à referred to publications IEC 60027:
Letter symbols to
utiliser en électrotechnique,
la CEI 60417: Symboles be used in electrical technology,
IEC 60417: Graphical
graphiques utilisables sur le matériel. Index, relevé et
symbols for use on equipment. Index, survey and
compilation des feuilles individuelles, et la CEI 60617:
compilation of the single sheets and IEC 60617:
Symboles graphiques pour schémas.
Graphical symbols for diagrams.

* Voir adresse «site web» sur
la page de titre. * See web site address on title page.

NORME
CEI
INTERNATIONALE IEC
60796-1
INTERNATIONAL
Première édition
STAN DARD
First edition
1990-09
Bus système à microprocesseurs –
Données: 8 bits et 16 bits (MULTIBUS I)
Première partie:
Description fonctionnelle avec spécifications
électriques et chronologiques
Microprocessor system bus –
8-bit and 16-bit data (MULTIBUS I)
Part 1:
Functional description with electrical
and timing specifications
IEC 1990 Droits de reproduction réservés
© — Copyright - all rights reserved
Aucune partie de cette publication ne peut être reproduite ni No part of this publication may be reproduced or utilized in
utilisée sous quelque forme que ce soit et par aucun any form or by any means, electronic or mechanical,
procédé, électronique ou mécanique, compris la photo- including photocopying and microfilm, without permission in
y
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IEC MeiHpyHapogHaa 3nenrporexHwiecKaa HonnHCCHR
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- 2 - 796-1 © CEI
SOMMAIRE
Pages
PREAMBULE 8
PREFACE
INTRODUCTION 12
SECTION UN - GENERALITES
Articles
1.1 Domaine d'application 12
1.2 Objet
1.3 Définitions 14
1.3.1 Terminologie du système en général 14
1.3.1.1 Compatibilité (Publication 625-1 de la CEI) 14
1.3.1.2 Cycle du bus 16
1.3.1.3 Interface (Publication 625-1 de la CEI) 16
1.3.1.4 Système d'interface (Publication 625-1 de la CEI) 16
1.3.1.5 Priorité
1.3.1.6 Système 16
1.3.2 Signaux et chemins (Publication 625-1 de la CEI) 16
1.3.2.1 Omnibus (ou bus) (Publication 625-1 de la CEI)
1.3.2.2 Octet 16
1.3.2.3 16
Mot
1.3.2.4 Signal (Publication 625-1 de la CEI) 16
Paramètre d'un signal (Publication 625-1 de la CEI) 16
1.3.2.5
1.3.2.6 Niveau de signal (Publication 625-1 de la CEI)
1.3.2.7 Etat haut (Publication 625-1 de la CEI) 18
1.3.2.8 Etat bas (Publication 625-1 de la CEI)
1.3.2.9 Ligne de signal (Publication 625-1 de la CEI)
1.3.2.10 Maître
1.3.2.11 Esclave 18
SECTION DEUX SPECIFICATIONS FONCTIONNELLES
-
2.1 Eléments du bus 20
2.1.1 Maîtres 20
2.1.2 Esclaves 22
2.1.3 Signaux du bus 22
2.1.3.1 Lignes de commande 24
2.1.3.1.1 Lignes d'horloge 24
2.1.3.1.2 Lignes de commande (MWTC*, MRDC*, IOWC*, IORC*) 24
2.1.3.1.3 Ligne d'accusé de réception de transfert (XACK*) 26
2.1.3.1.4 Initialisation (INIT*) 26
2.1.3.1.5 Blocage (LOCK*) 26
2.1.3.2 Lignes d'adresses et d'invalidation 26

796-1 © IEC - 3 -
CONTENTS
Page
FOREWORD 9
PREFACE 13
INTRODUCTION 13
SECTION ONE - GENERAL
Clause
1.1 Scope 13
1.2 Object 15
1.3 Definitions 15
1.3.1
General System Terms 15
1.3.1.1
Compatibility (IEC Publication 625-1) 15
1.3.1.2
Bus Cycle 17
1.3.1.3
Interface (IEC Publication 625-1) 17
1.3.1.4 Interface System (IEC Publication 625-1) 17
1.3.1.5 Override 17
1.3.1.6 System 17
1.3.2 Signals and Paths (IEC Publication 625-1) 17
1.3.2.1
Bus (IEC Publication 625-1) 17
1.3.2.2
Byte 17
1.3.2.3 Word 17
1.3.2.4
Signal (IEC Publication 625-1) 17
1.3.2.5
Signal Parameter (IEC Publication 625-1) 19
1.3.2.6
Signal Level (IEC Publication 625-1) 19
1.3.2.7 High State (IEC Publication 625-1) 19
1.3.2.8
Low State (IEC Publication 625-1) 19
1.3.2.9
Signal Line (IEC Publication 625-1) 19
1.3.2.10 Master 19
1.3.2.11 Slave 19
SECTION TWO - FUNCTIONAL SPECIFICATIONS
2.1 Bus Elements 21
2.1.1 Masters 21
2.1.2 Slaves 23
2.1.3 Bus Signals 23
2.1.3.1
Control Lines 25
2.1.3.1.1
Clock Lines 25
2.1.3.1.2
Command Lines (MWTC*, MRDC*, IOWC*, IORC*) 25
2.1.3.1.3
Transfer Acknowledge Line (XACK*) 27
2.1.3.1.4
Initialize (INIT*) 27
2.1.3.1.5
Lock (LOCK*) 27
2.1.3.2 Address and Inhibit Lines 27

-4 796-1 © CEI
Articles Pages
2.1.3.2.1 Lignes d'adresses (24 lignes) 26
2.1.3.2.2 Validation des octets de poids fort (BHEN*)
2.1.3.2.3 Lignes d'invalidation (INH1* et INH2*)
2 .1.3.3 Lignes de données (D0*-D15*)
2.1.3.4 Lignes d'interruption
2.1.3.4.1 Lignes de demande d'interruption (INT0*-INT7*)
2.1.3.4.2 Accusé de réception d'interruption (INTA*)
.1.3.5 Lignes de permutation du bus 30
2.1.3.5.1 Demande de bus (BREQ*) 30
2.1.3.5.2 Priorité de bus (BPRN* et BPRO*) 30
.1.3.5.3 Occupation de bus (BUSY*) 30
2.1.3.5.4 Demande commune de bus (CBRQ*) 30
2.2 Opération de transfert des données
2.2.1 Généralités concernant le transfert des données
2.2.2 Description des signaux 34
2.2.2.1 Initialisation (INIT*) 34
2.2.2.2 Horloge constante (CCLK*) 36
2.2.2.3 Lignes d'adresses (A0*-A23*) 36
.2.2.4 Lignes de données (D0*-D15*) 36
2.2.2.5 Commandes du bus 40
2.2.2.5.1 Cycle lecture
2.2.2.5.2 Cycle écriture
2.2.2.5.3 Accusé de réception de transfert (XACK*)
2.2.2.5.4 Invalidation (INH1* et INH2*)
2.2.2.6 Blocage (LOCK*)
2.3 Opérations d'interruption
2.3.1 Lignes de signaux d'interruption
2.3.1.1 Lignes de demande d'interruption (INT0*-INT7*) 52
2.3.1.2 Accusé de réception d'interruption (INTA*) 54
2.3.2 Classification des réalisations des interruptions 54
Interruptions vectorisées autrement que par le bus 54
2.3.2.1
Interruptions vectorisées par le bus 56
2.3.2.2
2.4 Permutation de commande du bus
2.4.1 Signaux de permutation de commande du bus
2.4.1.1 Horloge de bus (BCLK*) 58
2.4.1.2 Occupation de bus (BUSY*) 60
2.4.1.3 Priorité IN de bus (BPRN*) 60
2 .4.1.4 Priorité OUT de bus (BPRO*) 62
2.4.1.5 Demande de bus (BREQ*) 62
2.4.1.6 Demande commune de bus (CBRQ*) (en option) 62
Techniques de priorité de permutation de commande
2.4.2
du bus
2.4.2.1 Technique de priorité en série
.4.2.2 64
2 Technique d'arbitrage en parallèle
SECTION TROIS - SPECIFICATIONS ELECTRIQUES
3.1 Considérations générales sur le bus
3.1.1 Relations d'états logique et électrique
3.1.2 Caractéristiques des lignes de signaux 70
3 .1.2.1 Exigences des lignes de signaux en fonctionnement 70
3.1.2.2 Caractéristiques du tracé des lignes de signaux sur le
fond de panier
796-1 © IEC 5
Clause Page
2.1.3.2.1 Address Lines (24 lines) 27
2.1.3.2.2 Byte High Enable Line (BHEN*) 27
2.1.3.2.3 Inhibit Lines (INH1* and INH2*) 29
2.1.3.3 Data Lines (D0*-D15*)
2.1.3.4 Interrupt Lines
2.1.3.4.1 Interrupt Request Lines (INTO*-INT7*) 29
2.1.3.4.2 - Interrupt Acknowledge (INTA*) 29
2.1.3.5 Bus Exchange Lines 31
2.1.3.5.1 Bus Request (BREQ*) 31
2.1.3.5.2 Bus Priority (BPRN* and BPRO*) 31
2.1.3.5.3 Bus Busy (BUSY*)
2.1.3.5.4 Common Bus Request (CBRQ*) 31
2.2 Data Transfer Operation 31
2.2.1 Data Transfer Overview
2.2.2 Signal Descriptions 35
2.2.2.1 Initialize (INIT*) 35
2.2.2.2 Constant Clock (CCLK*) 37
2.2.2.3 Address Lines (A0*-A23*) 37
2.2.2.4 Data Lines (D0*-D15*) 37
2.2.2.5 Bus Commands
2.2.2.5.1 Read Operation
2.2.2.5.2 Write Operation 45
2.2.2.5.3 Transfer Acknowledge (XACK*)
2.2.2.5.4 Inhibit (INH1* and INH2*)
2.2.2.6 Lock (LOCK*)
2.3 Interrupt Operations
2.3.1 Interrupt Signal Lines 53
Interrupt Request Lines (INTO*-INT7*) 53
2.3.1.1
2.3.1.2 Interrupt Acknowledge (INTA*) 55
2.3.2 Classes of Interrupt Implementation 55
Non-Bus Vectored Interrupts 55
2.3.2.1
2.3.2.2 Bus Vectored Interrupts 57
2.4 Bus Exchange 59
2.4.1 Bus Exchange Signals 59
2.4.1.1 Bus Clock (BCLK*) 59
2.4.1.2 Bus Busy (BUSY*) 61
Bus Priority IN (BPRN*) 61
2.4.1.3
Bus Priority OUT (BPRO*) 63
2.4.1.4
2.4.1.5 Bus Request (BREQ*) 63
2.4.1.6 Common Bus Request (CBRQ*) (Optional) 63
Bus Exchange Priority Techniques 65
2.4.2
2.4.2.1 Serial Priority Technique
2.4.2.2 Parallel Arbitration Technique
SECTION THREE - ELECTRICAL SPECIFICATIONS
3.1 General Bus Considerations
3.1.1 Logical and Electrical State Relationships
3.1.2 Signal Line Characteristics 71
3.1.2.1 In-Use Signal Line Requirements
3.1.2.2 Backplane Signal Trace Characteristics

796-1 © CEI
- 6
Pages
Articles
3.1.3 Spécifications d'alimentation
3.1.4 Température et humidité
3.2 Chronologie
Opérations de lecture (E/S et mémoire) 84
3.2.1
Opérations d'écriture (E/S et mémoire) 84
3.2.2
Opérations d'invalidation 86
3.2.3
Réalisations du système d'interruption 86
3.2.4
3.2.4.1 Interruptions NBV
3.2.4.2 Interruptions BV 88
3.2.5 Permutation de commande du bus
3.2.5.1 Priorité en série
3.2.5.2 Priorité en parallèle
3.2.6 Chronologies diverses
3.3 Récepteurs, circuits de commande et terminaisons
DE CONFORMITE
SECTION QUATRE - NIVEAUX
Eléments variables des possibilités du matériel 4.1
4.1.1 Chemin de données
Chemin d'adresse mémoire 4.1.2
4.1.3 Chemin d'adresse E/S
4.1.4 Attributs d'interruption
4.2 Maîtres et esclaves
4.3 Notation de niveau de conformité
4.3.1 Chemin de données
Chemin d'adresse mémoire 4.3.2
4.3.3 Chemin d'adresse E/S
4.3.4 Attributs d'interruption
4.3.5 Exemple
Marque de conformité 4.3.6
796-1 © IEC - 7
Clause Page
3.1.3 Power Supply Specification 73
3.1.4 Temperature and Humidity 79
3.2 Timing 79
3.2.1 Read Operations (I/O and Memory) 85
3.2.2 Write Operations (I/O and Memory) 85
3.2.3 Inhibit Operations 87
3.2.4 Interrupt Implementations 87
3.2.4.1 NBV Interrupts 89
3.2.4.2 BV Interrupts 89
3.2.5 Bus Control Exchanges 91
3.2.5.1 Serial Priority 93
3.2.5.2 Parallel Priority 95
3.2.6 Miscellaneous Timing 95
3.3 Receivers, Drivers and Terminations 97
SECTION FOUR - LEVELS OF COMPLIANCE
4.1 Variable Elements of Capability 105
4.1.1 Data Path 105
4.1.2 Memory Address Path 105
4.1.3 I/O Address Path 105
4.1.4 Interrupt Attributes 105
4.2 Masters and Slaves 107
4.3 Compliance Level Notation 109
4.3.1 Data Path 109
4.3.2 Memory Address Path 109
4.3.3 I/O Address Path 109
4.3.4 Interrupt Attributes 109
4.3.5 Example 109
4.3.6 Compliance Marking 111

- 8 - 796-1 © CEI
COMMISSION ELECTROTECHNIQUE INTERNATIONALE
BUS SYSTEME A MICROPROCESSEURS - DONNEES: 8 BITS ET 16 BITS
(MULTIBUS I)
Première partie: Description fonctionnelle
avec spécifications électriques et chronologiques
PREAMBULE
1)
Les décisions ou accords officiels de la CEI en ce qui concerne les
questions techniques, préparés par des Comités d'Etudes où sont repré-
sentés tous les Comités nationaux s'intéressant à ces questions,
expriment dans la plus grande mesure possible un accord international
sur les sujets examinés.
2) Ces décisions constituent des recommandations internationales et sont
agréées comme telles par les Comités nationaux.
3) Dans le but d'encourager l'unification internationale, la CEI exprime
le voeu que tous les Comités nationaux adoptent dans leurs règles
nationales le texte de la recommandation de la CEI, dans la mesure où
les conditions nationales le permettent. Toute divergence entre la
recommandation de la CEI et la règle nationale correspondante doit,
dans la mesure du possible, être indiquée en termes clairs dans cette
dernière.
4)
La CEI n'a fixé aucune procédure concernant le marquage comme indi-
cation d'approbation et sa responsabilité n'est pas engagée quand il
est déclaré qu'un matériel est conforme à l'une de ses recommandations.
PREFACE
La présente norme a été établie par le Sous-Comité 47B*: Systèmes à
microprocesseurs, du Comité d'Etudes n o 47 de la CEI: Dispositifs à semi-
conducteurs.
Cette norme constitue la première partie d'une série de publications,
dont les autres parties sont les suivantes:
- Publication 796-2 (1990) : Bus
système à microprocesseurs - Données:
8 bits et 16 bits (MULTIBUS I) - Deuxième
partie: Description mécanique et brochage
pour la configuration du bus système, avec
des connecteurs en haut de carte.
- Publication 796-3 (1990) : Troisième partie: Description mécanique et
brochage pour la configuration Eurocard
ayant des connecteurs rapportés.

796-1 © IEC - 9 -
INTERNATIONAL ELECTROTECHNICAL COMMISSION
MICROPROCESSOR SYSTEM BUS - 8-BIT AND 16-BIT DATA
(MULTIBUS I)
Part 1: Functional description with electrical
and timing specifications
FOREWORD
1) The formal decisions or agreements of the IEC on technical matters,
prepared by Technical Committees on which all the National Committees
having a special interest therein are represented, express, as nearly
as possible, an international consensus of opinion on the subjects
dealt with.
2) They have the form of recommendations for international use and they
are accepted by the National Committees in that sense.
In order to promote international unification, the IEC expresses the
3)
wish that all National Committees should adopt the text of the IEC
recommendation for their national rules in so far as national con-
ditions will permit. Any divergence between the IEC recommendation and
the corresponding national rules should, as far as possible, be clearly
indicated in the latter.
The IEC has not laid down any procedure concerning marking as an
4)
indication of approval and has no responsibility when an item of
equipment is declared to comply with one of its recommendations.
PREFACE
This standard has been prepared by Sub-Committee 47B*: Microprocessor
Systems, of IEC Technical Committee No. 47: Semiconductor Devices.
This standard forms Part 1 of a series of publications, the other parts
being:
- Publication 796-2 (1990): Microprocessor system bus - 8-bit and
16-bit data (MULTIBUS I) - Part 2: Mech-
anical and pin descriptions for the system
bus configuration, with edge connectors
(direct).
- Publication 796-3 (1990) : Part 3: Mechanical and pin descriptions for
the Eurocard configuration with pin and
socket (indirect) connectors.
- 10 - 796-1 © C EI
Le texte de cette norme est issu des documents suivants:
Rapport de vote
Règle des Six Mois
47B(BC)8 47B(BC)14
Le rapport de vote indiqué dans le tableau ci-dessus donne toute infor-
mation sur le vote ayant abouti à l'approbation de cette norme.
La publication suivante de la CEI est citée dans la présente norme:
Publication n° 625-1 (1979): Un système d'interface pour instruments de
mesurage programmables (bits parallèles,
octets série), Première partie: Spécifi-
spécifications
cations fonctionnelles,
électriques, spécifications mécaniques,
application du système et règles pour le
constructeur et l'utilisateur.
Le Sous-Comité 47B de la CEI est désormais transféré dans l'ISO/CEI
JTC 1
La présente norme a été approuvée selon les procédures de la CEI et,
par conséquent, est publiée comme norme de la CEI.

796-1 © IEC
The text of this standard is based upon the following documents:
Six Months' Rule Report on Voting
47B(C0)8
47B(C0)14
Full information on the voting for the approval of this standard can be
found in the Voting Report indicated in the above table.
The following IEC publication is quoted in this standard:
Publication No. 625-1 (1979): An interface system for programmable
measuring instruments (byte serial, bit
parallel), Part 1: Functional specifica-
tions, electrical specifications, mechan-
ical specifications, system applications
and requirements for the designer and
user.
IEC Sub-Committee 47B has now been transferred to ISO/IEC JTC 1.
This standard was approved according to IEC procedures and is therefore
published as an IEC standard.
- 12 - 796-1 © CEI
BUS SYSTEME A MICROPROCESSEURS - DONNEES: 8 BITS ET 16 BITS
(MULTIBUS I)
Première partie: Description fonctionnelle
avec spécifications électriques et chronologiques
INTRODUCTION
La présente norme fait partie d'une série qui traite des interfaces
mécaniques et électriques permettant aux divers composants d'un système à
microprocesseurs de dialoguer entre eux. Le bus d'interface sert de moyen
de transfert en parallèle et d'interconnexion des signaux utilitaires pour
les composants d'un système étroitement couplés. La série est composée
d'une description fonctionnelle et de deux normes mécaniques.
SECTION UN - GENERALITES
1 1 Domaine d'application
La présente norme s'applique aux composants d'interface du système
et doit être utilisée lors de l'interconnexion des sous-ensembles de
traitement de l'information, de stockage, et des contrôleurs péri-
phériques dans une configuration étroitement couplée. Ce système
d'interface comprend les signaux nécessaires pour permettre aux divers
composants du système de dialoguer entre eux. Il permet le transfert
de données d'entrée/sortie (E/S) et de mémoire, les accès directs à la
mémoire, la génération d'interruptions, etc. Cette norme fournit une
description détaillée de tous les éléments et caractéristiques qui
constituent le bus système.
Le bus dessert deux espaces d'adresse indépendants: la mémoire et
les entrées/sorties. Durant les cycles mémoire, le bus permet une
adressabilité directe, jusqu'à 16 méga-octets, en utilisant un adressage
à 24 bits. Durant les cycles d'entrées/sorties, le bus permet un
adressage jusqu'à 64K de points d'accès E/S, utilisant un adressage
à 16 bits. Aussi bien les cycles mémoire que les cycles E/S peuvent
permettre des transferts de données à 8 ou 16 bits.
La structure du bus a été établie selon le concept maître-esclave, où
l'unité maîtresse dans le système prend le contrôle du bus et l'organe
processeur esclave, reconnu par décodage de son adresse, agit selon
les ordres donnés par le maître. Cet établissement de liaison (relation
maître-esclave) entre le maître et les esclaves permet à des modules de
vitesses différentes de s'interconnècter par l'intermédiaire du bus. Il
permet aussi des débits de données allant jusqu'à cinq millions de
transferts par seconde (octets ou mots) sur le bus.
Une autre caractéristique importante du bus est sa capacité à
connecter plusieurs modules maîtres pour les configurations en multi-
traitement. Le bus fournit les signaux de commande pour connecter
plusieurs maîtres aussi bien en mode de priorité série qu'en mode de
priorité parallèle. Avec l'un ou l'autre de ces deux agencements, plus
d'un maître peut partager les ressources du bus.

796-1 © IEC - 13 -
MICROPROCESSOR SYSTEM BUS - 8-BIT AND 16-BIT DATA
(MULTIBUS I)
Part 1: Functional description with electrical
and timing specifications
INTRODUCTION
This standard is one of a series which deals with the electrical and
mechanical interfaces to allow various microprocessor system components to
interact with each other. The interface bus serves as a parallel transfer
and utility signal interconnect for closely coupled system components. The
series consists of one functional description and two alternative mechanical
standards.
SECTION ONE - GENERAL
1.1 Scope
This standard is applicable to interface system components, for use
in interconnecting data processing, data storage, and peripheral
control devices in a closely coupled configuration. This interface
system contains the necessary signals to allow the various system
components to interact with each other. It allows memory and Input/
Output (I/O) data transfers, direct memory accesses, generation of
interrupts, etc. This standard provides a detailed description of all
the elements and features that make up the system bus.
The bus supports two independent address spaces: memory and I/O.
During memory cycles the bus allows direct addressability of up to 16
megabytes using 24-bit addressing. During I/O bus cycles, the bus
allows addressing of up to 64K I/O ports using 16-bit addressing.
Both memory and I/O cycles can support 8-bit data transfers.
The bus structure is built upon the master-slave concept where the
master device in the system takes control of the bus and the slave
device, upon decoding its address, acts upon the command provided
by the master. This handshake (master-slave relationship) between the
master and slave devices allows modules of different speeds to be
interfaced via the bus. It also allows data rates up to five million
transfers per second (bytes or words) to take place across the bus.
Another important feature of the bus is the ability to connect
multiple master modules for multiprocessing configurations. The bus
provides control signals for connecting multiple masters in either a
serial or parallel priority fashion. With either of these two arrange-
ments, more than one master may share bus resources.

- 14 - 796-1 © CEI
Cette norme a été préparée pour les utilisateurs qui ont l'intention
d'évaluer ou de concevoir des matériels compatibles avec la structure
du bus. A cette fin, les définitions des signaux nécessaires et les
spécifications électriques et de synchronisation ont été expliquées en
détail.
Cette norme traite seulement des caractéristiques d'interface des
des
micro-ordinateurs. Elle ne traite pas des spécifications d'études,
des modules.
exigences de performances, ni des exigences de sécurité
Dans cette norme, le terme "système" signifie le système d'interface
par mot ou par octet qui, en général, comprend tous les circuits,
connecteurs et protocoles de commande pour effectuer des transferts
de données non ambigus entre les unités. Le terme "unité" ou "module"
signifie tout matériel connecté au système d'interface, qui communique
conformant à la définition
l'information par la voie du bus, tout en se
du système d'interface.
1.2 Objet
Cette norme a pour but de:
1) définir l'usage général du bus système du micro-ordinateur;
2) spécifier les exigences d'interfaces fonctionnelles et électriques
indépendantes du type d'unité, auxquelles le module doit satisfaire
dans le but de permettre son interconnexion et la communication
sans ambiguïté par la voie du bus système;
3) spécifier la terminologie et les définitions relatives au système;
valider l'interconnexion des unités construites indépendamment en
4)
un système fonctionnel unique;
5) permettre aux produits dans un large éventail de capacités de
s'interconnecter simultanément au système;
6) définir un système ayant un minimum de restrictions sur les
caractéristiques de performances des unités connectées au système.
1.3 Définitions
Les définitions générales suivantes sont applicables dans le cadre de
cette norme. Des définitions plus amplement détaillées sont fournies
dans les paragraphes respectifs.
1.3.1 Terminologie du système en général
(Publication 625-1 de la CEI)
1.3.1.1 Compatibilité
Mesure dans laquelle les appareils conçus conformément à toutes les
dispositions de cette norme peuvent être interconnectés et utilisés sans
modification (par exemple: compatibilité mécanique, électrique, fonc-
tionnelle) .
796-1 @ IEC - 15 -
This standard has been prepared for those . users who intend to
evaluate or design products that will be compatible with the system
bus structure. To this end, the necessary signal definitions and timing
and electrical specifications have been covered in detail.
This standard deals only with the interface characteristics of
microcomputer devices and not with design specifications, performance
requirements, and safety requirements of modules.
Throughout this standard, the term "system" denotes the byte or
word interface system that, in general, includes all the circuits,
connectors, and control protocol to effect unambiguous data transfer
between devices. The term "device" or "module" denotes any product
connected to the interface system that communicates information via the
bus, and that conforms to the interface system definition.
1.2 Object
This standard is intended to:
1)
define a general purpose microcomputer system bus;
2) specify the device-independent electrical and functional interface
requirements that a module shall meet in order to interconnect and
communicate unambiguously via the bus system;
3) specify the terminology and definitions related to the system;
4) enable the interconnection of independently manufactured devices
into a single functional system;
5) permit products with a wide range of capabilities to be inter-
connected to the system simultaneously;
6) define a system with a minimum of restrictions on the performance
characteristics of devices connected to the system.
1.3
Definitions
The following general definitions apply for the purpose of this
standard. More detailed definitions can be found in the relevant
sub-clause.
1.3.1 General System Terms
1 .3.1 .1
Compatibility (IEC Publication 625-1)
The degree to which devices may be interconnected and used, with-
out modification, when designed as defined throughout this
standard
(e.g. mechanical, electrical, functional).

796-1 © CEI
- 16 -
1.3.1.2 Cycle du bus
Le processus par lequel les signaux numériques effectuent le trans-
fert des octets ou mots de données sur l'interface, au moyen d'une
séquence interverrouillée des signaux de commande. "Interverrouillé"
implique une séquence fixe des événements dans laquelle un événement
doit se produire avant l'événement suivant.
1.3.1.3 Interface (Publication 625-1 de la CEI)
Frontière commune appartenant à un système considéré et à un autre
système, ou à des parties d'un même système, à travers laquelle une
information circule.
(Publication 625-1 de la CEI)
1.3.1.4 Système d'interface
Ensemble des éléments mécaniques, électriques et fonctionnels,
invariables pour les différents appareils, et nécessaires dans une
interface pour effectuer la communication entre une série d'appareils.
Les câbles, les connecteurs, les circuits de commande et de réception,
les définitions des signaux sur les lignes, les conventions de cadence
et de contrôle et les circuits logiques fonctionnels sont des éléments
types d'un système d'interface.
1.3.1.5 Priorité
Un maître du bus a la priorité sur la logique de commande du bus
quand cela s'avère nécessaire pour se garantir lui-même des cycles de
bus "back-to-back". Cela constitue ce que l'on appelle une réquisition
temporaire du bus pour empêcher que d'autres unités maîtres ne
puissent l'utiliser.
1.3.1.6 Système
Ensemble d'éléments interconnectés qui réalisent un objectif donné
par l'exécution d'une fonction spécifiée.
1.3.2 Signaux et chemins (Publication 625-1 de la CEI)
bus) (Publication 625-1 de la CEI)
1.3.2.1 Omnibus (ou
Ligne de signal (ou ensemble de lignes) utilisée par un système
d'interface, à laquelle sont connectés un certain nombre d'appareils et
sur laquelle les messages sont véhiculés.
1.3.2.2 Octet
Groupe de huit chiffres binaires en parallèle traité comme un
ensemble.
1.3.2.3 Mot
Deux octets ou seize bits traités comme un ensemble.
1.3.2.4 Signal (Publication 625-1 de la CEI)
Représentation physique d'une information.

796-1 © IEC - 17 -
1.3.1.2 Bus Cycle
The process whereby digital signals effect the transfer of data bytes
or words across the interface by means of an interlocked sequence of
control signals. ".Interlocked" denotes a fixed sequence of events in
which one event shall occur before the next event can occur.
1.3.1.3 Interface (IEC Publication 625-1)
A common boundary between a considered system and another
system, or between parts of a system, through which information is
conveyed.
1.3.1.4 Interface System (IEC Publication
625-1)
The set of device-independent mechanical, electrical and functional
elements of an interface necessary to effect communication among a set
of devices. Cables, connectors, driver and receiver circuits, signal
line descriptions, timing and control conventions and functional logic
circuits are typical system elements.
1.3.1.5 Override
A bus master overrides the bus control logic when it is necessary to
guarantee itself back-to-back bus cycles. This is called "overriding"
or "locking" the bus, temporarily preventing other masters from using
the bus.
1.3.1.6 System
A set of interconnected elements which achieve a given objective
through the performance of a specified function.
1.3.2 Signals and Paths (IEC Publication 625-1)
1.3.2.1 Bus (IEC Publication 625-1)
A signal line or a set of signal lines used by an interface system to
which a number of devices are connected and over which messages are
carried.
1.3.2.2 Byte
A group of eight concurrent binary digits operated on as a unit.
1.3.2.3 Word
Two bytes or sixteen bits operated on as a unit.
1.3.2.4 Signal (IEC Publication 625-1)
The physical representation of information.

- 796-1 © CEI
18 -
Nofe.- Il s'agit, pour cette norme, d'une définition restrictive de ce
qui est souvent appelé "signal" dans le sens le plus général.
Elle ne s'applique, ci-après, qu'à des signaux électriques
numériques.
1.3.2.5 Paramètre d'un signal (Publication 625-1 de la CEI)
Paramètre associé à une grandeur électrique dont la valeur, ou la
suite des valeurs, véhicule l'information.
1.3.2.6 Niveau de signal (Publication 625-1 de la CEI)
Valeur du signal exprimée par rapport à une valeur de référence
choisie arbitrairement (dans cette norme, il s'agit de signaux de
tension) .
1.3.2.7 Etat haut (Publication 625-1 de la CEI)
Niveau du signal le plus positif, utilisé pour représenter le contenu
d'un message spécifique associé à l'un des deux états logiques
binaires.
1.3.2.8 Etat bas (Publication 625-1 de la CEI)
Niveau de signal le moins positif, utilisé pour représenter le contenu
d'un message spécifique associé à un des deux états logiques binaires.
1.3.2.9 Ligne de signal (Publication 625-1 de la CEI)
Conducteur, parmi un jeu dans un système d'interface, utilisé pour
transmettre des messages entre des appareils interconnectés.
1.3.2.10 Maître
Module fonctionnel capable de déclencher les transferts de bus de
données.
1.3.2.11 Esclave
Module fonctionnel capable de répondre aux opérations de transfert
des données engendrées par un maître.
SECTION DEUX - SPECIFICATIONS FONCTIONNELLES
Cette section permet une compréhension générale des fonctions du bus et
décrit les éléments s'y connectant, les signaux lui fournissant l'interface et
les différents types d'opérations exécutées sur lui.
Dans cette section, de même que tout au long de cette norme, une
notation claire et uniforme a été utilisée pour désigner les signaux. La
commande d'écriture mémoire (MWTC) sera utilisée pour expliquer cette
notation. Les termes un: zéro et vrai: faux pouvant être ambigus seront
écartés. A leur place, nous utiliserons des termes relatifs au niveau
électrique Haut (H) et Bas (B). Un astérisque "*" sans indice supé-
rieur (*) suivant le nom du signal (MWTC*) indiquera que le signal est
actif au niveau bas comme ci-dessous:
MWTC* = actif à OV
796-1 © IEC -
19 -
Note.- For the purpose of this standard, this is a restricted defi-
nition of what is often called "signal" in the general sense,
and hereinafter refers to digital electrical signals only.
1.3.2.5 Signal Parameter (IEC Publication 625-1)
That parameter of an electrical quantity whose value or sequence of
values conveys information.
1.3.2.6
Signal Level (IEC Publication 625-1)
The magnitude of a signal compared to an arbitrary reference
magnitude (voltage in the case of this standard) .
1.3.2.7 High State
(IEC Publication 625-1)
The more positive voltage level used to represent one of two logical
binary states.
1.3.2.8 Low State
(IEC Publication 625-1)
The more negative voltage level used to represent one of two logical
binary states.
1.3.2.9
Signal Line (IEC Publication 625-1)
One of a set of signal conductors in an interface system used to
transfer messages among interconnected devices.
1.3.2.10 Master
A functional module capable of initiating data bus transfer.
1.3.2.11
Slave
A functional module capable of responding to data transfer operations
generated by a master.
SECTION TWO - FUNCTIONAL SPECIFICATIONS
This section provides an overall understanding of how the bus functions
and describes the elements that connect to the bus, the signals that
provide the interface to the bus and the different types of operations
performed on the bus.
In this section, as well as throughout the standard, a clear and
consistent notation for signals has been used. The Memory Write Command
(MWTC) will be used to explain this notation. The terms one: zero and
true: false can be ambiguous, so their use will be avoided. In their place,
we will use the terms electrical High (H) and Low (L). A nathan ("*", a
non-superscript asterisk) following the signal name (MWTC*) indicates that
the signal is active low as shown below:
MWTC* = asserted at 0 V
- 20 - 796-1 © CEI
Le signal (MWTC*) fourni par un circuit de commande à trois états
sera ramené à VCC quand il n'est pas activé. Le tableau suivant
explique plus en détail la notation utilisée dans cette norme.
Logique de
Fonction Electrique Etat
définition
H 1 Vrai Actif
MWTC
B 0 Faux
B 1 Vrai Actif
MWTC"
H 0 Faux
2 1 Eléments du bus
Cet article décrit les éléments (maîtres et esclaves) qui sont reliés
au bus, et les lignes de signaux de bus qui constituent cette
interface.
2.1.1 Maîtres
Un maître est n'importe quel module ayant la capacité de contrôler le
bus. Le maître exerce son contrôle par l'acquisition du bus grâce à la
logique de permutation du bus et puis engendre les signaux de com-
mande, les signaux d'adresses et les adresses mémoire ou E/S. Pour
réaliser ces tâches, le maître est équipé soit d'une unité centrale, soit
d'une logique spécialisée dans le transfert des données sur un bus,
depuis ou vers d'autres destinations. La figure 1, page 22, décrit un
système comprenant un module maître et deux esclaves.
L'architecture du bus système peut supporter plus d'un maitre dans
le même système mais, dans ce cas, des moyens doivent être prévus
dans chaque maître afin qu'il puisse prendre le contrôle du bus. Cela
s'accomplit par l'intermédiaire de la logique de permutation de
commande du bus (se reporter à l'article 2.4) .
Les maîtres peuvent fonctionner selon deux modes. Les modes 1 et 2
sont définis comme indiqué ci-dessous:
Mode 1: Les maîtres sont limités aux transferts simples à chaque
connexion sur le bus. Si tous les maîtres sont en mode 1, la
synchronisation du système est rendue déterministe en se
conformant à la période d'occupation maximale du bus. Cette
période est limitée par la valeur maximale du paramètre
(voir le paragraphe 3.2.5).
tBYSO
Mode 2: Les maîtres ne sont pas limités dans le contrôle du bus. Ils
peuvent invoquer la réquisition du bus. Les limitations du
temps d'occupation sont autorisées. La conformité avec la
période d'occupation maximale n'est pas exigée.

796-1 © IEC - 21 -
The signal (MWTC*) driven by a three state driver will be pulled up
to VCC when not asserted. The following is used to further explain
the notation used in this standard.
Definition
Electrical State
Function
logic
1 True Active, asserted
H
MWTC
L 0 False
L 1 True Active, asserted
MWTC*
H 0 False
2.1 Bus Elements
This clause describes the elements (masters and slaves) that inter-
face to the bus and the bus signal lines that comprise this interface.
2 1 1 Masters
A master is any module having the ability to control the bus. The
master exercises this control by acquiring the bus through bus
exchange logic and then generating command signals, address signals,
and memory or I/O addresses. To perform these tasks, the master is
equipped with either a central processing unit or logic dedicated to
transferring data over to the bus, to and from other destinations.
Figure 1, page 23, depicts a system that includes a master and two
slave modules.
The system bus architecture can support more than one master in
the same system, but in order to do this, there shall be a means for
each master to gain control of the bus. This is accomplished through
the bus exchange logic (see Clause 2.4) .
Masters may operate in one of two modes of operation. Modes 1 and 2
are defined as follows:
Mode 1: Masters are limited to single bus transfers per bus connect.
If all masters are in Mode 1, system timing is rendered
deterministic by conformance with a maximum bus busy
period. That period is limited by the parameter t max.
BYSO
(see Sub-clause 3.2.5) .
Mode 2: Masters are unlimited in the bus control. They may invoke
bus override. Bus timeouts are allowed. Conformance with
the maximum busy period is not required.

796-1 © CEI
- 22 -
La dernière classification est incluse pour permettre un très vaste
champ d'opération, donnant aux utilisateurs un maximum de souplesse
pour résoudre les besoins de leurs applications. Le premier mode de
fonctionnement est défini pour permettre aux concepteurs du système
de calculer à l'avance. les performances générales de leurs systèmes
sans se préoccuper des paramètres de synchronisation incontrôlés tels
que les limitations du temps d'occupation du bus. En ce qui concerne
les maîtres qui ne peuvent fonctionner qu'en mode 2, leur spécification
doit établir "Maîtres, seulement en mode 2".
2.1.2 Esclaves
Une autre catégorie de module pouvant être reliée au bus est
l'esclave. Les modules esclaves décodent les lignes d'adresses et
agissent selon les signaux de commande émis par les maîtres. Les
esclaves ne sont pas capables de commander le bus. Quelques exemples
d'esclaves de bus sont indiqués à la figure 1.
2.1.3 Signaux du bus
Les signaux transférés sur le bus peuvent être groupés en plusieurs
classes, selon les fonctions qu'ils peuvent remplir. Ces classes sont:
Lignes de commande
1)
2) Lignes d'adresses et d'invalidation
3) Lignes de données
4) Lignes d'interruption
5) Lignes de permutation du bus
À 12 E/S DE L'UTILISATEUR
rMA1TRE— — — — — — — — —,
UNITÉ
CENTRALE E/S
I
I ESCLAVE ESCLAVE
T
E/S E/S
PERMUTATION
PARALLÈLE SÉRIE
MÉMOIRE GLOBALE
DU BUS
(SYSTÈME)
MÉMOIRE
E/S GLOBALES (SYSTÈME)
Y
L
--►+ TAMPONS
I
w
- - - - - .J
(i)
L---
(/)
w
¢
a
•
SYSTÈME
BUS DU
d'esclave du bus.
Fig. 1. - Exemple de maître et

796-1 © lEC - 23 -
The last classification is included to allow for. a very broad class of
operations, giving users maximum flexibility in meeting the needs of
their applications. The first mode of operation is defined to allow
system designers to predict the overall performance of their systems
without concern .for uncontrolled timing parameters such as bus
timeout. For masters which can only operate in Mode 2, their specifi-
cation shall state "Mode 2 master only".
2.1.2 Slaves
Another type of module that can interface to the bus is the slave.
Slave modules decode the address lines and act upon the command
signals from the masters. The slaves are not capable of controlling the
bus. Some examples of bus slaves are shown in Figure 1.
2.1.3
Bus Signals
Signals transferred over the bus can be grouped into several classes
based on the functions they perform. The classes are:
1) Control lines
2) Address and inhibit lines
3) Data lines
4) Interrupt lines
5) Bus exchange lines
TO USER I/O
-I [–MASTER
CPU
I/O
^
I SLAVE ESLAVE
PARALLEL
BUS
I/O
I/O
GLOBAL (SYSTEM)
EXCHANGE
MEMORY
MEMORY
GLOBAL (SYSTEM) I/O I (
L,
--- — — —W L — --- — _WJ
BUFFERS
C7
o W
oW
J
L---- ---t
J a W
â
cc
O
a Qo
0 0
z
a
^
TQ T Q
i
•
SYSTEM BUS
452/90
Fig. 1. - Bus master and slave example.

796-1 © CEI
- 24 -
Les paragraphes suivants expliquent les différentes catégories des
signaux du bus.
2.1.3.1 Lignes de commande
Les signaux suivants sont classés comme lignes de commande:
Classe Fonction Signal
Horloges Horloge constante CCLK*
Horloge du bus BCLK*
Ecriture mémoire MWTC*
Commandes
MRDC*
Lecture mémoire
IOWC*
Ecriture E/S
IORC*
Lecture E/S
Accusé de réception XACK*
Accusé de
réception de transfert
Initialisation INIT*
Blocage LOCK*
2.1.3.1.1 Lignes d'horloge
1) Horloge du bus (BCLK*)
Signal périodique utilisé
...