IEC 796-1:1990

CEI
NORME
IEC
INTERNATIONALE
796-l
INTERNATIONAL
Premibe bdition
STANDARD First edition
1990-09
Bus systhme Zt microprocesseurs -
Donnees: 8 bits et 16 bits (MULTIBUS I)
Premi&re par-tie:
Description fonctionnelle avec specifications
6lectriques et chronologiques
Microprocessor system bus -
8-bit and 16-bit data (MULTIBUS I)
Part 1:
Functional description with electrical
and timing specifications
- -
E
Z
- z
=
=
=r ‘=
= =
= =
Numho de r4fhnce
= =
E =
= =
Reference number
=
=.
C
C
C
C Z
CEWEC 796-l : 1990
-@-
Revision of this publication
Rkvision de la pr6sente publication
The technical content of I E C publications is kept under con-
Le contenu technique des publications de la C EI est cons-
stant review by the I E C, thus ensuring that the content reflects
tamment revu par la Commission afii d’assurer qu’il reflete bien
current technology.
l’etat actuel de la technique.
Ies renseignements relatifs a ce travail de &vision, a Information on the work of revision, the issue of revised edi-
tions and amendment sheets may be obtained from IEC
l’etablissement des editions r&is&es et aux mises a jour peuvent
National Committees and f?om the following I E C sources:
etre obtenus aup& des Comites nationaux de la C EI et en
consultant les documents cidessous:
a
* IECBulletin
Bulletin de la C E I
a 8
I E C Yearbook
Annuairedela CEI
a
Catalogue of I E C Publications
Catalogue des publications de la C E I
Published yearly
Publie annuellement
Terminology
Terminologie
En ce qui conceme la temsinologie gtWrale, le lecteur se For general terminology, readers are referred to I E C Publi-
reportera 2 la Publication 50 de la C E I : Vocabulaire Electro- cation 50: International Electrotechnical Vocabulary (IEV),
technique Intemationsll (VEI), qui est etablie sous forme de cha- which is issued in the form of separate chapters each dealing
pitres s&par& traitant chacun d’un sujet defini, 1’Index g&&al with a specific field, the General Index being published as a se-
&ant publie sepa.+ment. Des details complets sur le VEI peuvent parate booklet Full details of the IEV will be supplied on
etre obtenus sur demande. request.
Les termes et &fin&ions figurant dans la ptisente publication The terms and definitions contained in the present publication
ont ete soit repris du VEI, soit spc?cifiquement approuves aux fins have either been taken from the IEV or have been specifically
de cette publication. approved for the purpose of this publication.
Symboles graphiques et littkaux Graphical and letter symbols
For graphical symbols, and letter symbols and signs approved
Pour les symboles graphiques, symboles litt&aux et signes
by the I E C for general use, readers are referred to:
d’usage gin&al approuvis par la C E I, le lecteur consultera:
- la Publication 27 de la C E I : Symboles litteraux & utiliser en - I E C Publication 27: Letter symbols to be used in electrical
ilectrotechnique; technology;
- la Publication 617 de la C E I: Symboles graphiques pour - I E C Publication 617: Graphical symbols for diagrams.
schemas.
Les symboles et signes contenus dans la p&ente publication The symbols and signs contained in the present publication
have either been taken from IEC Publications 27 or 617, or
ont et& soit rep& des Publications 27 ou 617 de la C E I, soit
sp&ifiquement approuvis awt fins de cette publication. have been specifically approved for the purpose of this publication.
Publications de la C E I etablies par le m6me IE C publications prepared by the same
Comitk d’Etudes Technical Committee
L’attention du lecteur est attir+e sur le dew&me feuillet de la The attention of readers is drawn to the back cover, which
couverture, qui &rum&e les publications de la C E I prep&es lists IE C publications issued by the Technical Committee
par le Con& d’Etudes qui a etabli la pr&ente publication. which has prepared the present publication.

NORME CEI
IEC
INTERNATIONALE
796-1
INTERNATIONAL
Premiere bdition
STANDARD
First edition
1990-09
Bus systhme *h hcroprocesseurs -
Donnbes: 8 bits et 16 bits (MULTIBUS I)
Premihre partie:
Description fonctionnelle avec spkifications
blectriques et chronologiques
Microprocessor system bus -
8=bit and 16-bit data (MULTIBUS I)
Part 1:
Functional description with electrical
and timing specifications
@ CEI 1990 Droits de reproduction r6sew6s - Copyright - .all rights reserved
AWJM parde de cette publication ne pout Otre reproduite nl No part of thk pubkadon may be reproduced or utilized in
43ldmnb or mecharkal,
UulisOe~gudqueformeqlJecesdtetparaucunpr~ any form or by any means,
cede, 6lectrocrique ou rnbmique, y axnpris la photoa@ et Including photipying and mkrofilm, wlthout permissbn
les mbrofilms, sans I’accod 6crit de Mdlteur. in wrlthg from the publisher.
Bureau Central de la Commission Electrohchnique Internation& 3, rue de Varemb4
Genhe, Suisse
Z
C
E CODE PRIX
=
=
r= Commission Electrotechnique lnternationale
E
=r
=
=
PRICE CODE XA
=
=
= =
International Eiectrotechnical Commission
=
=
= =
-
=
=.
Z
MemnyHaponHaR %~porex~bwcnaf~ HOMHCCHR
=.
E Pour prix, vdr catalogue en vigueur
Z
Z
-@%
For prke, see current ca talogue

796-l @ CEI
- 2 -
SOMMAI RE
Pages
PREAMBULE .
PREFACE .
INTRODUCTION .
SECTION UN - GENERALITES
Articles
.....................................
1 1 Domaine d’application
1’2 . Objet .
.
13 Definitions
1:3.1 Terminologie’b;’ &,&%k .k&&aral’ I I I I I I I I I I : I I I I I I 1.1 I I :
...............
1.3.1.1 Compatibilite (Publication 625-l de la CEI)
............................................
1.3.1.2 Cycle du bus
.................. 16
1.3.1.3
Interface (Publication 625-l de la CEI)
........
1.3.1.4 Syst&me d’interface (Publication 625-l de la CEI)
1.3.1.5 . 16
Priorite
1.3.1.6 Systeme .
........ 16
1.3.2 Signaux et chemins (Publication 625-l de la CEI)
......... 16
1.3.2.1 Omnibus (ou bus) (Publication 625-l de la CEI)
1.3.2.2 Octet .
1.3.2.3 Mot
Signai l ($;bii~~t’i~~‘;;ij:i* bi i~*&~I’)’ l : : : : : : : : : : : : : : : : : : : : :
1.3.2.4
...... 16
1.3.2.5 Parametre d’un signal (Publication 625-l de la CEI)
........... 18
1.3.2.6 Niveau de signal (Publication 625-l de la CEI)
.................. 18
1.3.2.7 Etat haut (Publication 625-l de la CEI)
................... 18
l-3.2.8 Etat bas (Publication 625-l de la CEI)
............ 18
1.3.2.9 Ligne de signal (Publication 625-l de la CEI)
1.3.2.10 Maitre .
1.3.2.11 Esclave .
SPECIFICATIONS FONCTIONNELLES
SECTION DEUX -
......................................... 20
Elkments du bus
2 1
2:1.1 Maitres .
2.1.2 Esclaves .
......................................... 22
Signaux du bus
2.1.3
..................................... 24
Lignes de commande
2.1.3.1
.........................................
2.1.3.1.1 Lignes d’horloge
*, MRDC*, IOWC*, IORC*) .;. 24
2.1.3.1.2 Lignes de commande (MWTC
....... 26
2.1.3.1.3 Ligne d’accuse de rkeption de transfert (XACK*)
.....................................
2.1.3.1.4 Initialisation (INIT*)
........................................ 26
2.1.3.1.5 Blocage (LOCK*)
.......................
2.1.3.2 Lignes d’adresses et d’invalidation

-3-
796-l @ IEC
CONTENTS
Page
FOREWORD .
PREFACE .
....................................................
INTRODUCTIQN
SECTION ONE - GENERAL
Clause
1 1 Scope .
1.2 . Object .
13 Definitions
1’3 1 General Syst~~‘;kF,;‘:::::::::::::::::::::::::::::::::::
.................... 15
1:3:1.1 Compatibility (IEC Publication 625-l)
1.3.1.2 Bus Cycle .
........................ 17
1.3.1.3 Interface (IEC Publication 625-l)
................. 17
1.3.1.4 I nterface System (I EC Publication 625-l )
1.3.1.5 Override .
1.3.1.6 System .
............... 17
1.3.2 Signals and Paths (IEC Publication 625-l)
............................. 17
1.3.2.1 Bus (IEC Publication 625-l)
Byte .
l-3.2.2
1.3.2.3 Word .
............................ 17
1.3.2.4 Signal (IEC Publication 625-l)
................. 19
1.3.2.5 Signal Parameter (IEC Publication 625-l)
..................... 19
1.3.2.6 Signal Level (IEC Publication 625-l)
....................... 19
1.3.2.7 High State (IEC Publication 625-l)
....................... 19
1.3.2.8 Low State (IEC Publication 625-l)
...................... 19
1.3.2.9 Signal Line (IEC Publication 625-l)
1.3.2.10 Master .
1.3.2.11 Slave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
FUNCTIONAL SPECIFICATIONS
SECTION TWO -
............................................
2 1 Bus Elements
2:1.1 Masters .
2.1.2 Slaves .
............................................. 23
2.1.3 Bus Signals
2.1.3.1 Control Lines .
2.1.3.1.1 Clock Lines
Command Line’; l (hiy&C,’ MRDCG; ‘idiii; *ihkcgj l : 1 : : : : : :
2.1.3.1.2
....................
2.1.3.1.3 Transfer Acknowledge Line (XACK*)
........................................ 27
2.1.3.1.4 Initialize (INIT*)
2.1.3.1.5 Lock (LOCK*) .
...............................
2.1.3.2 Address and Inhibit Lines

- 5 -
796-l @ IEC
Page
Clause
................................ 27
Address Lines (24 lines)
2.1.3.2.1
......................... 27
2.1.3.2.2 Byte High Enable Line (BHEN*)
......................... 29
2.1.3.2.3 inhibit Lines (INH1* and MHZ*)
................................... 29
2.1.3.3 Data Lines (DO*-D15*)
..........................................
2.1.3.4 Interrupt Lines
..................
Interrupt Request Lines (INTO*- I NT7*)
2.1.3.4.1
.........................
2.1.3.4.2. Interrupt Acknowledge (I NTA*)
.....................................
2.1.3.5 Bus Exchange Lines
...................................
2.1.3.5.1 Bus Request (BREQ*)
....................... 31
2.1.3.5.2 Bus Priority (BPRN* and BPRO*)
...................................... 31
2.1.3.5.3 Bus Busy (BUSY*)
.......................... 31
2.1.3.5.4 Common Bus Request (CBRQ*)
................................. 31
2.2 Data Transfer Operation
.................................. 33
2.2.1 Data Transfer Overview
......................................
2.2.2 Signal Descriptions
........................................ 35
2.2.2.1 Initialize (INIT*)
.................................
2.2.2.2 Constant Clock (CCLK*)
...............................
2.2.2.3 Address Lines (AO*-A23*)
................................... 37
2.2.2.4 Data Lines (DO*-D15*)
.......................................... 41
2.2.2.5 Bus Commands
.......................................... 43
2.2.2.5.1 Read Operation
..........................................
2.2.2.5.2 Write Operation
.........................
Transfer Acknowledge (XACK*)
2.2.2.5.3
...............................
2.2.2.5.4 Inhibit (INHl* and lNH2*)
2.2.2.6 Lock (LOCK*) .
....................................
Interrupt Operations
2.3
...................................
2.3.1 Interrupt Signal Lines
..................
2.3.1 .l Interrupt Request Lines (INTO*- I NT7*)
.........................
2.3.1.2 Interrupt Acknowledge (I NTA*)
......................
2.3.2 Classes of Interrupt Implementation
............................
2.3.2.1 Non-Bus Vectored Interrupts
................................. 57
2.3.2.2 Bus Vectored Interrupts
...........................................
2.4 Bus Exchange
...................................
2.4.1 Bus Exchange Signals
..................................... 59
2.4.1 .l Bus Clock (BCLK*)
...................................... 61
2.4.1.2 Bus Busy (BUSY*)
................................ 61
2.4.1.3 Bus Priority IN (BPRN*)
.............................. 63
2.4.1.4 Bus Priority OUT (BPRO*)
................................... 63
2.4.1.5 Bus Request (BREQ*)
................ 63
2.4.1.6 Common Bus Request (CBRQ*) (Optional)
....................... 65
2.4.2 Bus Exchange Priority Techniques
................................ 65
2.4.2.1 Serial Priority Technique
........................... 65
2.4.2.2 Parallel Arbitration Technique
ELECTRICAL SPECIFICATIONS
SECTION THREE -
.............................. 69 _
3 1 General Bus Considerations
................ 69
3:1.1 Logical and Electrical State Relationships
.............................. 71
3.1.2 Signal Line Characteristics
......................... 71
3.1.2.1 In-Use Signal Line Requirements
.................. 73
3.1.2.2 Backplane Signal Trace Characteristics

796-1 @ CEI
-6-
Pages
Articles
.............................. 72
3.1.3 Specifications d’alimentation
................................. 78
3.1.4 Temperature et humidite
.............................................. 78
3.2 Chronologie
.................. 84
3.2.1 Operations de lecture (E/S et memoire)
.................. 84
3.2.2 Operations d’ecriture (E/S et memoi re)
................................. 86
3.2.3 Operations d’invalidation
................... 86
3.2.4 Retilisations du systeme d’interruption
.......................................
3.2.4.1 Interruptions NBV
........................................
3.2.4.2 Interruptions BV
........................ 90
3.2.5 Permutation de commande du bus
......................................... 92
3.2.5-l Priorite en serie
..................................... 94
3.2.5.2 Priorite en parallele
................................... 94
3.2.6 Chronologies diverses
......... 96
3.3 Recepteu rs, circuits de commande et terminaisons
NIVEAUX DE CONFORMITE
SECTION QUATRE -
...........
4 1 Elements variables des possibilites du matkriel
...................................... 104
4:1.1 Chemin de donnees
............................... 104
4.1.2 Chemin d’adresse memoire
................................... 104
4.1.3 Chemin d’adresse E/S
................................. 104
4.1.4 Attributs d’interruption
......................
4.2 Maitres et esclaves
...................... 108
I I
Notation de niveau de co*n.fo.r.mi;k'
4.3 .
...................................... 108
Chemin de donn6es
4.3.1
............................... 108
Chemin d’adresse memoire
4.3.2
................................... 108
Chemin d’adresse E/S
4.3.3
................................. 108
Attributs d’interruption
4.3.4
.................................................
4.3.5 Exemple
..................................... 110
4.3.6 Marque de conformite
- 7 -
796-l @ IEC
Page
Clause
..............................
Power Supply Specification
3.1.3
............................... 79
Temperature and Humidity
3.1.4
Timing .
3.2
...................... 85
3.2.1 Read OpeGtions (l/O and Memory)
......................
Write Operations (I/O and Memory)
3.2.2
....................................... 87
Inhibit Operations
3.2.3
................................ 87
Interrupt Implementations
3.2.4
3.2.4.1 NBV Interrupts .
BV Interrupts .
3.2.4.2
.................................. 91
Bus Control Exchanges
3.2.5
........................................... 93
Serial Priority
3.2.5.1
......................................... 95
Parallel Priority
3.2.5.2
..................................... 95
Miscellaneous Timing
3.2.6
...................... 97
3.3 Receivers, Drivers and Terminations
SECTION FOUR - LEVELS OF COMPLIANCE
.......................... 105
4.1 Variable Elements of Capability
...............................................
4.1.1 Data Path
....................................
4.1.2 Memory Address Path
..........................
4.1.3 l/O Address Path
.........................
4.1.4 Interrupt Attributes’:::::::::::.
......................................
4.2 Masters and Slaves
...............................
4.3 Compliance Level Notation
109 .
4.3.1 Data Path
109 .
4.3.2 Memory Adciress’Pa;h.::::::::::::::::::::::::::::::::::::
...................................
4.3.3 l/O Address Path
...................................
4.3.4 Interrupt Attributes’::
.................................................
4.3.5 Example
......................................
4.3.6 Compliance Marking
-8-
COMMISSION ELECTROTECHNIQUE INTERNATIQNALE
BUS SYSTEME A MICROPROCESSEURS - DONNEES: 8 BITS ET 16 BITS
.
(MULTIBUS I)
Premike partie: Description fonctionnelle
avec spkifications Qlectriques et chronologiques
PREAMBULE
la CEI en ce qui concerne les
1) Les dkisions ou accords officiels de
d'Etudes 05r son-t repre-
questions techniques, pr6par6s par des Cornit&
sYnt6res sant 5 ces questions,
sent& tous les Comitk nationaux
un accord international
expri ment dans la plus grande mesure possible
sur 1 es s jets exa mink.
internationales et sont
2) Ces dkisions constituent des recommandations
agrGes comme telles par les Cornit& nationaux.
3) Dans le but d’encourager l'unification internationale, la CEI exprime
le voeu que tous les Cornit& nationaux adoptent dans leurs regles
nationales le texte de la recommandation de la CEI, dans la mesure 02r
les conditions nationales le permettent. Toute divergence entre la '
recommandation de la CEI et la r6gle nationale correspondante doit,
dans la mesure du possible, &tre indiquge en termes clairs dans cette
dernigre.
indi-
4) La CEI n’a fix6 aucune procedure concernant le marquage comme
cation d’approbafion et sa responsabilit6 n’est pas engag6e wand il
est d&clar6 qu’un mat&iel est conforme 5 l'une de ses recommandations.
PREFACE
La presente norme a kte gtablie par le Sous-Cornit 47B*: Syst&mes 5
microprocesseurs, du Comite d’Etudes no 47 de la CEI: Dispositifs 2 semi-
conducteurs.
Cette norme constitue la premike partie d’une skrie de publications,
dont les autres parties sont les suivantes:
Publication 796-2 (1990): Bus systeme i microprocesseurs - Donnees:
8 bits et 16 bits (MULTIBUS I) - Deuxieme
partie: Description mecanique et brochage
pour la configuration du bus systeme, avec
des connecteurs en haut de carte.
Troisieme partie: Description mecanique et
Publication 796-3 (1990):
brochage pour la conf igu ration Eu rota rd
ayant des connecteurs rapport&.

- 9 -
796-l 0 IEC
INTERNATIONAL ELECTROTECHNICAL COMMISSION
MICROPROCESSOR SYSTEM BUS - 8-BIT AND 160BIT DATA
(MULTIBUS I)
Part 1: Functional description with electrical
and timing specifications
FOREWORD
of the IEC on technical matters,
1) The formal decisions or agreements
on which all the National Committees
prepared by Technical Committees
having a special interest therein are represented, expressr as nearly
consensus of opinion on the subjects
as possible, an international
dealt with.
for international and they
2) They have the form of recommendations
in that sense.
are accepted by the National Committees
3) In order to promote international unification, the IEC expresses the
wish that all National Committees should adopt the text of the IEC
recommendation for their national rules in so far as national con-
Any divergence between the IEC recommendation and
ditions will permit.
the corresponding national rules should, as far as possible, be clearly
indicated in the latter.
4) The IEC has not laid down any procedure concerning marking as an
and has no responsibility when an item of
indication of approval
equipment is declared to comply with one of its recommendations.
PREFACE
This standard has been prepared by Sub-Committee 47B*: Microprocessor
of IEC Technical Committee No. 47: Semiconductor Devices.
Systems,
This standard forms Part 1 of a series of publications, the other parts
being:
Microprocessor system bus - 8-bit and
Publication 796-2 (1990) :
160bit data (MULTIBUS I) - Part 2: Mech-
anical and pin descriptions for the system
bus configuration, with edge connectors
(direct).
Part 3: Mechanical and pin descriptions for
Publication 796-3 (1990) :
the Eurocard configuration with pin and
socket (indirect) connectors.
796-l @ CEI
- 10 -
Le texte de cette norme est issu des documents suivants:
0 Rapport de vote
RGgle des Six Mois
47B(BC)14
47BU%)8
Le rapport de vote indiquk dans le tableau ci-dessus donne toute infor-
mation sur le vote ayant abouti 5 I’approbation de cette norme.
La publication suivante de La CEI est citke dens la prkente not-me:
Publication no 625-l (1979): Un systeme d’interface pour instruments de
mesurage programmables (bits paralGles,
octets s6rieL PremiGre partie: Spkifi-
cations fonctionnelles, spkifications
&lectriques, spkifications mkaniques,
application du sysfeme et Ggles pour le
constructeur et l'utilisateur.
*
Le Sous-Cornit 47B de la CEI est dkormais transfer6 dans l*ISO/CEI
JTC 1.
La prkente norme a 45tt approuvge selon les procedures de la CEI et,
est publi6e comme norme de la CEI.
par cons45quen-L
796-l @ IEC 11 -
The text of this standard is based upon the follow.ing documents:
.
Report on Voting
Six Months' Rule
-47BKOH 47BKCJ114
.
Full information on the voting for the approval of this standard can be
found in the Voting Report indicated in the above table.
is quoted in this standard:
The following EC pub1 ication
interface system for programmable
Publication No, 625-1 (1979): An
instruments (byte serial, bit
measuring
Part 1: Functional specifica-
parallel),
electrical specifications, mechan-
tions,
ical specifications, system applications
and requirements for the designer and
user.
*
IEC Sub-Committee 47B has now been transferred to ISO/IEC JTC 1.
This standard was approved according to IEC procedures and is therefore
published as an IEC standard.
796-l @ CEI
- 12 -
BUS SYSTEME A MICROPROCESSEURS - DONNEES: 8 BITS ET 16 BITS
(MULTIBUS I)
Premike partie: Description fonctionnelle
avec spbcifications Qlectriques et tihronologiques
INTRODUCTION
La presente norme fait partie d’une s&ie qui traite des interfaces
mkaniques et klectriques permettant aux divers composants d’un systtime i
Le bus d’interface sert de moyen
microprocesseurs de dialoguer entre eux.
de transfert en parallele et d’interconnexion des signaux utilitaires pour
les composants d’un systgme ktroitement coupk. La skrie est composke
d’une description fonctionnelle et de deux normes mkaniques.
SECTION UN - GESNERALITES
1.1 Domaine d’application
La prkente norme s’applique aux composants d’interface du systitme
et doit etre utilisee lors de I’interconnexion des sous-ensembles de
traitement de l’information, de stockage, et des controleurs p&i-
pheriques dans une configuration etroitement coup&e. Ce systeme
d’interface comprend les signaux nkessaires pour permettre aux divers
composants du systbme de dialoguer entre eux. II permet le transfert
de donniies d’entrke/sortie (E/S) et de mkmoire, les acch directs 5 la
m6moi re, la ghkration d’interruptions, etc. Cette norme fournit une
description d3ailIk.e de tous les klkments et caracthistiques qui
constituent le bus systeme.
Le bus dessert deux espaces d’adresse independants: la mbmoire et
les entrees/sorties. Durant les cycles memoire, le bus permet une
adressabilite directe, jusqu’a 16 mega-octets, en utilisant un adressage
5 24 bits. Durant les cycles d’entri?es/sorties, .le bus permet un
adressage jusqu’5 64K de points d’acch E/S, utilisant un adressage
S 16 bits. Aussi bien les cycles m&moire que les cycles E/S peuvent
permettre des transferts de donnees 5 8 ou 16 bits.
La structure du bus a 36 ktablie selon le concept maitre-esclave, oti
I’unitk maitresse dans le syst&me prend le contr%le du bus et l’organe
processeur esclave, reconnu par decodage de son adresse, agit selon
les ordres donnh par le maitre. Cet etablissement de liaison (relation
maitre-esclave) entre le maitre et les esclaves per-met 5 des modules de
vitesses diffkrentes de s’interconnkcter par l’intermkdiaire du bus. II
permet aussi des debits de donnees allant jusqu’a cinq millions de
transferts par seconde (octets ou mots) sur le bus.
Une autre caractkristique importante du bus est sa capacitit 5
connecter plusieurs modules maitres pour les configurations en multi-
traitement. Le bus fournit les signaux de commande pour connecter
plusieurs maitres aussi bien en mode de prioritk skrie qu’en mode de
prioritk paralkle. Avec I’un ou I’autre de ces deux agencements, plus
d’un maitre peut partager les ressources du bus.

796-l @ IEC - 13 -
MICROPROCESSOR SYSTEM BUS - 8-BIT AND 16-BIT DATA
(MULTIBUS I)
Part 1: Functional description with electrical
and timing specifications
INTRODUCTION
This standard is one of a series which deals with the electrical and
mechanical interfaces to allow various microprocessor system components to
interact with each other. The interface bus serves as a parallel transfer
and utility signal interconnect for closely coupled system components. The
series consists of one functional description and two alternative mechanical
standards.
SECTION ONE - GENERAL
1.1 Scope
This standard is applicable to interface system components, for use
in interconnecting data processing, data storage, and peripheral
control devices in a closely coupled configuration. This interface
system
system contains the necessary signals to allow the various
components to interact with each other. It allows memory and Input/
Output (l/O) data transfers, direct memory accesses, generation of
detailed description of all
interrupts, etc. This standard provides a
the elements and features that make up the system bus.
The bus supports two independent address spaces: memory and l/O.
During memory cycles the bus allows direct addressability of up to 16
megabytes using 24-bit addressing. During I/O bus cycles, the bus
allows addressing of up to 64K I/O ports using 16-bit addressing.
Both memory and I/O cycles can support 8-bit data transfers.
The bus structure is built upon the master-slave concept where the
master device in the system takes control of the bus and the slave
device, upon decoding its address, acts upon the command provided
the
by the master. This handshake (master-slave relationship) between
allbws modules of different speeds to be
master and slave devices
It also allows data rates up to five mil I ion
interfaced via the bus.
transfers per second (bytes or words) to take place across the bus
of the bus is the ability to connect
Another important feature
multiple master modules for multiprocessing configurations. The bus
connecting multiple masters in either a
provides control signals for
With either of these two arrange-
serial or parallel priority fashion.
more than one master may share bus resources.
ments,
- 14 - 796-l @ CEI
Cette norme a ete prhparee pour les utilisateurs qui ont l’intention
d’kvaluer ou de concevoir des materiels compatibles ‘avec la structure
du bus. A cette fin, les dkfinitions des signaux necessaires et les
specifications electriques et de synchronisation ont ete expliquees en
detail.
s
Cette norme traite seulement des caracteristiques d’interface des
micro-ordinateurs. Elle ne traite pas des specifications d’btudes, des
ni des exigences de skurite des modules.
exigences .de performances,
signifie le systeme d’interface
Dans cette norme, le terme “systeme”
par mot ou par octet qui, en genkal, comprend tous les circuits,
connecteurs et protocoles de commande pour effectuer des transferts
de donnees non ambigus entre les unites. Le terme “unitk” ou “module”
signifie tout materiel connecti! au systeme d’interface, qui communique
tout en se conformant a la definition
I’information par la voie du bus,
du systeme d’interface.
1 .2 Objet
Cette norme a pour but de:
definir l’usage general du bus systeme du micro-ordinateur;
d’interfaces fonctionnelles et electriques
2) specifier les exigences
auxquelles le module doit satisfaire
independantes du type d’unite,
dans le but de permettre son interconnexion et la communication
sans ambigui’te par la voie du bus systeme;
spkifier la terminologie et les definitions relatives au syst@me;
3)
unites construites independamment
valider I’interconnexion des
un systeme fonctionnel unique;
5) permettre aux produits dans un large eventail de capacites de
s’interconnecter simultanement au systeme;
6) definir un systeme ayant un minimum de restrictions sur les
caract&istiques de performances des unites connectkes au systgme.
1 .3 Dbfinitions
Les definitions g&&ales suivantes sont applicables dans le cadre de
cette norme. Des definitions plus amplement detaillees sont fournies
dans les paragraphes respectifs.
1.3.1 Terminologie du systgme en gkhwl
1.3.1.1 Compatibilit& (Publication 625-l de la CEI)
Mesure dans laquelle les appareils conqus conformgment a toutes les
dispositions de cette norme peuvent etre interconnect& et utilises sans
modification (par exemple: compatibilitk mecanique, electrique, fonc-
,
tionnelle).
796-l @ IEC - 15 -
This standard has been prepared for those. users who intend to
evaluate or design products that will be compatible with the system
To this end, the necessary signal definitions and timing
bus structure.
and electrical specifications have been covered in detail.
This standard deals only with the interface characteristics of
microcomputer devices and not with design specifications, performance
requirements, and safety requirements of modules.
Throughout this standard, the term “system” denotes the byte or
in general, includes all the circuits,
word interface system that,
connectors, and control protocol to effect unambiguous data transfer
between devices. The term “device” or “module” denotes any product
connected to the interface system that communicates information via the
bus, and that conforms to the interface system definition.
1.2 Object
This standard is intended to:
1) define a general purpose microcomputer system bus;
and functional interface
2) specify the device-independent electrical
requirements that a module shall meet in order to interconnect and
communicate unambiguously via the bus system;
3) specify the terminology and definitions related to the system;
4) enable the interconnection of independently manufactured devices
into a single functional system;
5) permit products with a wide range of capabilities to be inter-
connected to the system simultaneously;
6) define a system with a minimum of restrictions on the performance
characteristics of devices connected to the system.
1 .3 Definitions
The following general definitions apply for the purpose of this
More detailed definitions can be found in the relevant
standard.
sub-clause.
1.3.1 Genera/ System Terms
1.3.1.1 Compatibility (IEC Publication 625-1)
The degree to which devices may be interconnected and used, with-
out modification, when designed as defined throughout this standard
mechanical, electrical, functional).
(e.g.
- 16 - 796-l @ CEI
1.3.1.2 Cycle du bus
Le processus par lequel les signaux numeriques effectuent le trans-
fert des octets ou mots de donnees sur l’interface, au moyen d’une
sequence interverrouill-ee des signaux de commande. “I nterverrouille”
implique une sequence fixe des evenements dans laquelle un evenement
doit se produire avant l’evenement suivant.
1.3.1.3 interface (Publication 625-l de la CEI)
Frontiere commune appartenant a un systi3me consider+ et a un autre
systeme, ou a des parties d’un meme syst&me, i travers laquelle une
information circule.
1.3.1.4 Systdme d’interface (Publication 625-l de la CEI)
Ensemble des elements mecaniques, electriques et fonction nels,
invariables pour les differents appareils, et necessaires dans une
interface pour effectuer la communication entre une sitrie d’appareils.
Les cables, les connecteurs, les circuits de commande et de reception,
les definitions des signaux sur les Iignes, les conventions de cadence
et de controle et les circuits Iogiques fonctionnels sont des elements
types d’un systeme d’interface.
1.3.1.5 Prioritk
Un maitre du bus a la priorite sur la logique de commande du bus
quand cela s’avere necessaire pour se garantir lui-meme des cycles de
bus “back-to-back”. Cela constitue ce que l’on appelle une rkquisition
temporaire du bus pour empecher que d’autres unites maitres ne ’
puissent I’utiliser.
1.3.1.6 Systtime
realisent un objectif donne
Ensemble d’elements interconnectes qui
par I’execution d’une fonction specifiee.
1.3.2 Signaux et chemins (Publication 625-l de la CEI)
1.3.2.1 Omnibus [ou bus) (Publication 625-l de la CEI)
Ligne de signal (ou ensemble de lignes) utilisee par un systeme
a laquelle sont connect& un certain nombre d’appareils et
d’interface,
sur laquelle les messages sont vehicules.
1.3.2.2 Octet
Groupe de huit chiffres binaires en parallele traite comme un
ensemble.
1.3.2.3 Mot
Deux octets ou seize bits traites comme un ensemble.
1.3.2.4 Signal (Publication 625-l de la CEI)
Representation physique d’une information.

796-l @ IEC
- 17 -
1.3.1.2 Bus Cycle
The process whereby digital signals effect the transfer of data bytes
or words across the interface by means of an interlocked sequence of
denotes a fixed sequence of events in
control signals. ‘!I nterlocked”
which one event shall occur before the next event can occur.
1.3.1.3 Interface (IEC Publication 625-l)
A common boundary between a considered system and another
or between parts of a system, through which information is
system,
conveyed.
1.3.1.4 interface System (IEC Publication 625-l)
The set of device-independent mechanical, electrical and functional
elements of an interface necessary to effect communication among a set
of devices. Cables, connectors, driver and receiver circuits, signal
line descriptions, timing and control conventions and functional logic
circuits are typical system elements.
1.3.1.5 Override
A bus master overrides the bus control logic when it is necessary to
guarantee itself back-to-back bus cycles. This is called “overriding”
or “locking” the bus, temporarily preventing other masters from using
the bus.
1.3.1.6 System
A set of interconnected elements which achieve a given objective
through the performance of a specified function.
1.3.2 Signals and Paths (IEC Publication 625-l)
1.3.2.1 Bus (IEC Publication 625-l)
A signal line or a set of signal lines used by an interface system to
which a number of devices are connected and over which messages are
carried.
1.3.2.2 Byte
A group of eight concurrent binary digits operated on as a unit.
l-3.2.3 Word
Two bytes or sixteen bits operated on as a unit.
1.3.2.4 Signal (IEC Publication 625-l)
The physical representation of information.

- 18 - 796-l @ CEI
Note.- 11 sTagit, pour cette norme, d*une d6finition restrictive de ce
.
qui est souvent appele "signal" dans le sens le plus &n&al.
qu% des signaux 5lectriques
Elle ne s'applique, ci-aprh,
numhiques.
1.3.2.5 Paramgtre d’un signal (Publication 625-l de la CEI)
Parametre associe a une grandeur electrique dont la valeur, ou la
suite des valeurs, vehicule I’information.
1.3.2.6 Niveau de signal (Publication 625-l de la CEI)
rapport G une valeur de reference
Valeur du signal exprimee par
il s’agit de signaux de
choisie arbitrairement (dans cette norme,
tension).
1.3.2.7 Etat haut (Publication 625-l de la CEI)
Niveau du signal le plus positif, utilise pour representer le contenu
d’un message specifique associe ?I I’un des deux etats logiques
binaires.
1.3.2.8 Rat has (Publication 625-l de la CEI)
Niveau de signal le moins positif, utilise pour representer le contenu
d’un message specifique associe a un des deux etats Iogiques binaires.
1.3.2.9 Ligne de signal (Publication 625-l de la CEI)
Conducteur, parmi un jeu dans un systeme d’interface, utilise pour
transmettre des messages entre des appareils interconnect&.
1.3.2.10 Ma3tre
Module fonctionnel de dklencher, les transferts de bus de
donnees.
1.3.2.11 Esclave
Module fonctionnel capable de repondre aux operations de transfert
des donnees engendrees par un maitre.
SECTION DEUX - SPECIFICATIONS FONCTIONNELLES
Cette section permet une comprehension generale des fonctions du bus et
les signaux lui fournissant I’interface et
decrit les elements s’y connectant,
les differents types d’operations executees sur lui.
Dans cette section, de meme que tout au long de cette norme, une
notation Claire et uniforme a ete utilisee pour designer les signaux. La
commande d’ecriture memoire (MWTC) sera utilisee pour expliquer cette
faux pouvant etre ambigus seront
notation. Les termes un: zero et vrai:
utiliserons des termes relatifs au niveau
eta rtes . A leur place, nous
electrique Haut (H) et Bas (B). Un asterisque “*” sans indice supe-
rieur (*) suivant le nom du signal (MWTC*) indiquera que le signal est
actif au niveau bas comme ci-dessous:
MWTC* = actif 5 0 V
-
796-l @ IEC - 19
Note.- the purpose of this standard, this restricted defi-
nition of what is often called "signal" in general sense t
and hereinafter re fers to digital electrical signals only.
1.3.2.5 Signal Parameter (IEC Publication 625-l)
That parameter of an electrical quantity whose value or sequence of
values conveys information.
1.3.2.6 Signal Level (IEC Publication 625-l)
The magnitude of a signal compared to an arbitrary reference
magnitude (voltage in the case of this standard).
1.3.2.7 High State (IEC Publication 625-l)
The more positive voltage level used to represent one of two logical
binary states.
1.3.2.8 Low State (IEC Publication 625-l)
The more n’egative voltage level used to represent one of two logical
binary states.
(IEC Publication 625-l)
1.3.2.9 Signal Line
of a of signal conductors in an interface system used to
One set
transfer messages among interconnected devices.
1.3.2.10 Master
A functional module capable of initiating data bus transfer.
1.3.2.11 Slave
A functional module capable of responding to data transfer operations
generated by a master.
SECTION TWO - FUNCTIONAL SPECIFICATIONS
This section provides an overall understanding of how the bus functions
and describes the elements that connect to the bus, the signals that
provide the interface to the bus and the different types of operations
performed on the bus.
In this section, as well as throughout the standard, a clear and
consistent notation for signals has been used. The Memory Write Command
(MWTC) will be used to explain this notation. The terms one: zero and
true: false can be ambiguous, so their use will be avoided. In their place,
I
we will use the terms electrical High (H) and Low (L). A nathan (“*“, a
non-superscript asterisk) following the signal name (MWTC*) indicates that
the signal is active low as shown below:
MWTC* = asserted at 0 V
- 20 - 796-l @ CEI
circuit de commande i trois ktats
Le signal (MWTC*) fourni par un
sera ramene 2 VCC quand il nest pas active. Le tableau suivant
explique plus en detail la notation utiIisGe dans cette norme.
.
Logique de
Fonction Electrique Etat
definition
H 1 Vrai Actif
MWTC
MWTC*
2.1 Elhments du bus
Cet article decrit les elements (maitres et esclaves) qui sont relies
de signaux de bus qui constituent cette
au bus, et les lignes
interface.
2.1.1 Muitres
Un maitre est n’importe quel module ayant la capacite de controler le
bus. Le maitre exerce son controle par I’acquisition du bus grke 5 la
engendre les signaux de com-
logique de permutation du bus et puis
mande, les signaux d’adresses et les adresses memoire ou E/S. Pour
realiser ces tkhes, le maitre est equip6 soit d’une unite centrale, soit
d’une logique specialisee dans le transfert des donnees sur un bus,
depuis ou vers d’autres destinations. La figure 1, page 22, decrit un
systeme comprenant un module maitre et deux esclaves.
L’architecture du bus systeme peut supporter plus d’un maitre dans
le meme systeme mais, dans ce cas, des moyens doivent etre prevus
dans chaque maitre afin qu’il puisse prendre le contrele du bus. Cela
s’accomplit par I’intermediaire de la logique de permutation de
commande du bus (se reporter i l’article 2.4).
Les maitres peuvent fonctionner selon deux modes. Les modes 1 et 2
sont definis comme indique ci-dessous:
Mode 1: Les maitres sont limit& aux transferts simples i chaque
connexion sur le bus. Si tous les maitres sont en mode 1, la
synchronisation du systeme est rendue deterministe en se
conformant ?I la periode d’occupation maximale du bus. Cette
periode est limitee par la valeur maximale du parametre
tgySO (voir le paragraphe 3.2.5).
Mode 2: Les maitres ne sont pas limit& dans le contrcle du bus. Ils
peuvent invoquer la rkquisition du bus. Les limitations du
temps d’occupation sont autorisees. La conformite avec la
periode d’occupation maximale nest pas exigke.

796-l @ IEC
- 21 -
The signal (MWTC*) driven by a three state driver will be pulled up
to VCC when not asserted. The following is used to further explain
the notation used in this standard.
Definition Definition
State State
Function Function Electrical Electrical
logic logic
H H 1 1 True True .Active, .Active, asserted asserted
-__I_- -__I_-
MWTC MWTC
L L 0 0 False False
: : L;z, L;z, 1 1 Active, Active, asserted asserted
L L
MWTC* MWTC*
H H
2.1 Bus Elements
This clause describes the elements (masters and slaves) that inter-
face to the bus and the bus signal lines that comprise this interface.
2.1.1 Masters
A master is any module having the ability to control the bus. The
this control by acquiring the bus through bus
master exercises
exchange logic and then generating command signals, address signals,
and memory or I/O addresses. To perform these tasks, the master is
equipped with either a central processing unit or logic dedicated to
to and from other destinations.
transferring data over to the bus,
Figure 1, page 23, depicts a system that includes a master and two
slave modules.
support more than one master in
The system bus architecture can
but in order to do this, there shall be a means for
the same system,
This i
...